| خانم سمیه کاشی دانشجوی دکترای آقای دکتر مهدی فاضلی روز سه شنبه مورخ ۱۴۰۲/۰۴/۲۰ ساعت ۱۵:۰۰ از رساله دکتری خود با عنوان "سنتز شبکه برتراشه سفارشی چندکاربردی با ملاحظات سیلیکون خاموش"دفاع خواهند نمود. |
ارائه دهنده:
سمیه کاشی
استاد راهنما:
دکتر
مهدی فاضلی
اساتید مشاور:
دکتر احمد پاطوقی؛ دکتر دارا رحمتی
هیات داوران:
دکتر شاهین حسابی ؛ دکتر مهدی مدرسی؛ دکتر ناصر مزینی؛ دکتر حاکم بیت الهی
زمان : ۲۰ تیر ماه ۱۴۰۲
ساعت ۱۵:۰۰
چکیده پایان نامه :
در بیش از دو دهه اخیر شبکه بر تراشه به عنوان روشی کارا و مقیاسپذیر برای مرتبطکردن هسته های موجود در تراشه های چندهسته ای معرفی شده و مورد توجه سازندگان قرار گرفته است. از جمله مراحل طراحی یک شبکه بر تراشه، سنتز همبندی[۱] شبکه بر تراشه در قالب یکی از همبندیهای منظم[۲] یا سفارشی[۳] است. با سنتز شبکه بر تراشه سفارشی، به جهت عدم وجود یک ساختار از پیش تعریف شده و امکان در نظر گرفتن ملزومات کاربرد در حین سنتز، تراشه هایی با پارامترهای بهتر حاصل میشود . سنتز شبکه بر تراشه سفارشی، شامل مراحل ۱) انتساب هسته های روی تراشه به مسیریابهای روی تراشه، ۲) جزیره بندی هسته ها و ۳) ایجاد ارتباط بین مسیریابها می باشد. با پیشرفت تکنولوژی و روی کار آمدن تراشه های چندکاربردی، لازم است شبکه برتراشه که به عنوان معماری ارتباطی مطلوب برای این تراشه ها مطرح است، بتواند ملزومات چندین کاربرد را برآورده کند. در این رساله، یک روند جدید برای سنتز یک شبکه بر تراشه سفارشی چندکاربردی ارائه میشود. طبق مطالعات و بررسی های صورت گرفته، روند پیشنهادی اولین روندی است که در سنتز شبکه بر تراشه سفارشی برای تراشه های چند کاربردی، ویژگی های تکنولوژیهای نانو مانند سیلیکون خاموش و پشتیبانی از چندین ولتاژ را نیز لحاظ میکند.
در روند سنتز پیشنهادی، در ابتدا انتساب هسته به مسیریاب و ادغام جزایر ولتاژ با توجه به ملزومات پهنای باند، تأخیر و ولتاژ هسته ها انجام میشود. سپس از یک روش کف چینی هسته سلسله مراتبی آگاه از ولتاژ جهت کاهش پیچیدگی شبکه توزیع توان استفاده میشود. پس از انجام مراحل فوق با استفاده از روشهای موجود اتصال بین مسیریابها و انتساب مسیر انجام میشود. با فرض وجود قابلیت بازپیکربندی تراشه، به منظور کاهش توان مصرفی و به تبع آن کاهش دمای تراشه، روش پیشنهادی منابع بلااستفاده را در حین سنتز شبکه بر تراشه خاموش می کند. نتایج به دست آمده نشان می دهد روند پیشنهادی، در مقایسه با روندهای پیشین از نظر کاهش توان مصرفی، تأخیر، حاصلضرب توان در تأخیر، حاصلضرب انرژی در تأخیرو همچنین کاهش پیچیدگی شبکه توزیع توان بهتر عمل کرده است.
واژه های کلیدی: تراشه کاربرد-منظوره، تراشه چندکاربردی، سنتز شبکه بر تراشه سفارشی، افرازکردن، کفچینی
Abstract:
In the last two decades, Network-on-Chip (NoC) has been introduced as an efficient and scalable communication architecture for connecting cores in multi-core chips. The solution has attracted a lot of attention from both academia and industry. NoC topology synthesis is one of the main stages that greatly impacts the performance and power consumption expenditure of the ultimate chips. A NoC topology can be designed as a regular or a custom structure. A custom NoC features the absence of a pre-defined structure (more design space) that can help consider the requirements of the ultimate application(s) during the synthesis process. Consequently, chips designed with custom NoC show better performance and power consumption. A Custom NoC synthesis process includes the following steps: ۱) core-to-router assignment, ۲) voltage islanding, and ۳) routing and path allocation. However, as far as we know, there is no solid work that addresses the design of custom NoCs to be used in a multi-application condition. With the advancement of technology and the introduction of multi-application chips, there is a need for NoCs to be able to support the requirements of several applications. In this thesis, for the first time, a new synthesis flow for the design of custom NoCs under multi-application constraints is presented. The proposed flow is the first custom NoC synthesis flow that takes into account the features of nano-technologies such as dark silicon and multiple supply voltages for multi-application chips.
In the proposed synthesis flow, at first, the assignment of the core to the router and the merging of the voltage islands are done according to the desired parameters e.g., bandwidth, delay, and voltage of the cores. Then, a voltage-aware hierarchical floorplanning method is used to reduce the complexity of the power delivery network. After completing the above steps, the connection between routers and routing is done using the existing methods. The obtained results show that the proposed synthesis flow has performed better as compared to the previous methods in terms of reducing power consumption, delay, power-delay-product, energy-delay-product, and the complexity of the power delay network.
Keywords: Application-Specific Chip, Custom NoC Synthesis, Partitioning, Islanding, Floorplanning.
شرکت در جلسه دفاع بصورت مهمان از طریق لینک... https://meetingvc.iust.ac.ir/hall-mozayani/
|
