[صفحه اصلی ]    
بخش‌های اصلی
درباره دانشکده::
مدیریت دانشکده::
اعضای هیات علمی ::
معرفی افراد::
امور آموزش::
امور فرهنگی::
امور پژوهشی::
کارشناسی ارشد مجازی::
کارشناسی ارشد پردیس::
اخبار و رویدادها::
فضاهای آموزشی و تحقیقاتی ::
تسهیلات پایگاه::
تماس با ما::
::
ورود به سایت دروس
دانشجویان روزانه و پردیس
دانشجویان مرکز آموزش الکترونیکی
..
دفاعیه‌ها

دفاعیه های دکتری

۱۴۰۰/۴/۳۰ - مریم آموزگار
۱۴۰۰/۱/۳۰ - محمدامین مهرعلیان


دفاعیه های کارشناسی ارشد

..
جستجو در پایگاه

جستجوی پیشرفته
..
دریافت اطلاعات پایگاه
نشانی پست الکترونیک خود را برای دریافت اطلاعات و اخبار پایگاه، در کادر زیر وارد کنید.
..
:: محمد طاهری فرد- ۱۳۹۹/۰۹/۱۹ ::
 | تاریخ ارسال: 1399/9/17 | 

آقای محمد طاهری فرد دانشجوی دکترای آقای دکترمهدی فاضلی روز چهارشنبه مورخ  ۱۳۹۹/۰۹/۱۹ ساعت ۱۷:۰۰  از رساله دکتری خود تحت عنوان "امن‌سازی سامانه‌های رمزنگار در مقابل حملات مبتنی بر زنجیره‌ی پویش" دفاع خواهند نمود.

 

ارائه ­دهنده:
محمد طاهری فرد
  استاد راهنما:
دکترمهدی فاضلی
استاد مشاور:
دکتر احمد پاطوقی
  هیات داوران:

دکتر مرتضی صاحب‌الزمانی ؛ دکتر سیاوش بیات سرمدی
دکتر محسن سریانی؛ دکتر احمد اکبری ازیرانی

زمان : چهارشنبه  ۱۹ آذرماه ۱۳۹۹

  ساعت ۱۷:۰۰

  نحوه ی برگزاری: به صورت الکترونیکی



چکیده پایان نامه :

یکی از روش‌های طراحی آزمون‌پذیر در تراشه‌ها و سامانه‌های دیجیتال، بکارگیری زنجیره­ی پویش است که علاوه بر تسهیل آزمون، جهت به‌ روز رسانی آن نیز مورد استفاده قرار می‌گیرد. زنجیره‌ی پویش علیرغم ویژگی­های کارآمدی که در فرآیند آزمون، نظیر کاهش زمان و هزینه و افزایش دقت آن­ دارد، می‌تواند در یک فرآیند نسبتاً پیچیده به منظور استخراج اطلاعات محرمانه­ی تراشه­ی رمزنگار مورد استفاده قرار گیرد. در این رساله با هدف بهبود امنیت تراشه­ها و سامانه‌های رمزنگاری در مقابل حملات مبتنی بر زنجیره­ی پویش، ابتدا مزایا و معایب روش‌های پیشین برای مقابله با این حملات را مورد ارزیابی قرار می‌دهیم؛ و سپس با رفع معایب آن روش‌ها، اقدام به مقاوم‌سازی تراشه‌های رمزنگار در مقابل حملات مبتنی بر زنجیره‌ی پویش خواهیم کرد. به همین منظور با ارایه‌ی یک مدل آسیب‌پذیری، ابتدا نقاط حساس و آسیب‌پذیر تراشه­های رمزنگاری را به کمک یک پارامتر آسیب‌پذیری شناسایی می‌کنیم. این پارامتر بر اساس مقادیر آسیب‌پذیری ورودی‌ها‌ و احتمال ایجاد تغییر در خروجی، برای خروجی هر گیت محاسبه می‌گردد. نقاط آسیب‌پذیر تراشه با بیشترین مقدار آسیب‌پذیری، در واقع نقاطی هستند که بیشترین مشارکت را در پیروزی حمله‌ی مبتنی بر زنجیره‌ی پویش خواهند داشت. پس از استخراج لیست نقاط آسیب‌پذیر اولیه، در جهت کاهش سربارهای مقاوم‌سازی و به کمک دو الگوریتم ارایه شده، نقاط آسیب‌پذیر افزونه را شناسایی و حذف نموده و سپس امن‌سازی خلاقانه در سطح گیت، بر روی نقاط آسیب‌پذیر استخراج شده‌ی نهایی انجام می‌شود. امن‌سازی پیشنهادی با ممانعت از انتشار تغییرات بردارهای حمله به زنجیره‌ی‌ پویش و نیز ایجاد ابهام در مقادیر و ساختار زنجیره‌ی پویش، مهاجم را گمراه و امنیت تراشه‌های رمزنگار را در مقابل حملات مبتنی بر زنجیره‌ی پویش تضمین می‌نماید. مدل آسیب‌پذیری و روش امن‌سازی پیشنهادی بر روی نسخه‌های سنتز شده‌ی الگوریتم‌های رمزنگاری AES و DES اعمال و سپس حملات متعدد زنجیره‌ی پویش بر روی این تراشه‌ها، انجام شده است. نتایج و همچنین تحلیل احتمال پیروزی این حملات نشان‌دهنده‌ی صحت عملکرد مدل و روش امن‌سازی پیشنهادی هستند. با مقایسه‌ی روش امن‌سازی پیشنهادی با سایر روش‌های پیشین مشاهده گردید که روش پیشنهادی، بالاترین ضریب امنیت را با کمترین سربار فضای اشغالی و کمترین کاهش درصد پوشش خطای آزمون ارایه می‌نماید.

Abstract

Scan chain is one of the known techniques used in the design of digital systems and chips. It facilitates the test process as well as firmware update and maintenance of the hardware. Despite of useful features such as reducing the test cost/time and improving the test quality, it might be missused through complicated process in order to extract confidential information of cryptosystems i.e., scan-based attacks. In this thesis, we first study the previous countermeasures against scan-based attacks and investigate their advantages and disadvantages. By addressing weaknesses of the previous methods, we tried to propose a protection method to immune the crypto-chips against scan-based attacks. A gate-level vulnerability model is proposed to identify the potential vulnerable nets of the crypto-chips by using a relative measure so-called vulnerability factor (VF). The VF is calculated considering for a gate output net by (i) VFs of the gate inputs, and (ii) the probability of observing a signal transition at the gate output. Nets with the highest VFs over the crypto-chip have technically more contribution in a successful scan-based attack. By performing two net pruning algorithms on the list of high VFs nets, we detect and remove redundant vulnerable nets to reduce overheads in the protected crypto-chips. Finally, our heuristic gate-level protection method is applied on the vulnerable nets to immune the crypto-chip against all types of scan-based attacks. The proposed heuristic protection is composed of two mechanisms: ۱) preventing of input bit-flip propagation and ۲) adding noise to the scan chain by flipping and shuffling some candidate nets. The proposed vulnerability model and the proposed protection method are applied on the synthesized AES and DES encryption algorithms. After performing several scan-base attacks on the designs, gathered simulation results and done security analysis confirm the efficiency of the proposed method. The proposed method resolve all the weaknesses of other countermeasures and provides significantly higher resistance against scan-based attacks while it has lower area overhead and lower fault coverage loss.


  دانشکده مهندسی کامپیوتر مدیریت تحصیلات تکمیلی
 

دفعات مشاهده: 680 بار   |   دفعات چاپ: 55 بار   |   دفعات ارسال به دیگران: 0 بار   |   0 نظر
سایر مطالب این بخش سایر مطالب این بخش نسخه قابل چاپ نسخه قابل چاپ ارسال به دوستان ارسال به دوستان

مطالب مشابه


Persian site map - English site map - Created in 0.14 seconds with 53 queries by YEKTAWEB 4317