ارائه ­دهنده:
سید محمد سبط
  استاد راهنما:
دکتر حاکم بیت‌اللهی
استاد مشاور:
دکتراحمد پاطوقی
  هیات داوران:

دکتر علی جهانیان ؛ دکتر سیاوش بیات سرمدی؛ دکتر محسن سریانی؛ دکتر مهدی فاضلی
زمان : یکشنبه  ۱۳ مهرماه ۱۳۹۹

  ساعت ۱۷:۰۰

  نحوه ی برگزاری: به صورت الکترونیک

چکیده پایان نامه :

پیش‌فرض مرسوم دهه‌های گذشته مبنی بر وابستگی امنیت یک سامانه رایانه‌ای فقط به امنیت نرم‌افزار و اطلاعات در حال پردازش را، تولید چندمرحله‌ای و توزیع‌شده مدارهای مجتمع در سال‌های اخیر دچار چالش جدی نموده است. حملات مبتنی بر اسب تروای سخت‌افزاری، به‌صورت تغییرات مخرب مراحل مختلف چرخه حیات تراشه، نگرانی‌های اساسی در مورد امنیت صنایع الکترونیک ایجاد کرده است. چنین حملاتی می‌تواند با هدف خراب‌کاری در عملیات حساس یک پردازنده نظامی یا نشت اطلاعات سری، نظیر کلید سری، در یک تراشه رمزنگاری انجام شود. روش‌های متفاوت کشف تروا به‌صورت عمده از دو رویکرد آزمون عملکرد منطقی و تحلیل مشخصه‌های کانال جانبی استفاده می‌کنند. روش‌های مبتنی بر تحلیل کانال جانبی در مقابل نویز و تغییرات فرایند ساخت آسیب‌پذیر بوده و همچنین در تشخیص تروا‌های کوچک، محدودیت دارند. از سوی دیگر، هدف اکثر روش‌های آزمون منطق با ایجاد بردار آزمون، سعی در تحریک نقاط کم‌فعالیت مدار دارند که توانایی چندانی در یافتن تروا‌های بزرگ ندارند. 
باتوجه به محدودیت‌های مذکور، در این رساله یک چارچوب کشف تروا قبل از ساخت تراشه، به منظور بهبود آسیب‌پذیری‌های روش‌های کشف تروای سخت‌افزاری مبتنی بر آزمون منطق ارائه شده است. چارچوب مذکور در مرحله اول، با استفاده از دو معیار مبتنی بر پارامترهای آزمون‌پذیری نقاط، میزان مشکوک بودن هر نقطه به درج فعال‌ساز تروای سخت‌افزاری را بررسی کرده و سپس با یک الگوریتم خلاقانه، مشکوک‌ترین نقاط مدار را استخراج می‌کند. در مرحله بعد، یک الگوریتم فعال‌سازی تروا با بررسی مخروط درون‌داد و برون‌داد نقاط مشکوک استخراج شده، زیرمجموعه‌هایی از این نقاط که با بیشترین احتمال به مدار فعال‌ساز تروا متصل هستند پیدا کرده و این نقاط را همزمان با هم تحریک کرده وسعی می‌کند اثر تحریک را تا خروجی‌های اصلی مدار منتشر کند نتایج آزمایش‌های انجام شده روی مدارهای محک سایت Trust-Hub ومدارهای TRIT، چارچوب ارائه شده بیش از ۹۰ درصد ترواهای درج شده را فعال و کشف می‌کند. کارایی زمانی این چارچوب از روش‌های معروف این حوزه به صورت قابل ملاحظه‌ای بیشتر است.

Abstract

In the past decade, distributed and multi-stage IC manufacturing paradigm gains more attention with the aim of reducing manufacturing costs as well as time to market. This paradigm provides an opportunity for attackers with malicious aims to impact the chip manufacturing chain. The emergence of the Hardware Trojan (HT) threatens the security of a computer system, which was traditionally assumed to be related only to the software or information being processed. Hardware Trojan attacks, in the form of malicious modification of an integrated circuit in its life cycle, create major security challenges in the electronic industry. These attacks cause operational failure on military devices or secret information leakage from inside a cryptographic chip. HT detection mechanisms, generally based on side-channel analysis and logic testing approaches, are presented by the researchers. Side-channel analysis approaches have limitations on detecting small trojans due to their vulnerability to process variation noise and sensivity to measurement accuracy of the target’s physical characteristics. Logic testing based solutions on the other hand try to generate test vectors with the objective to exciting rare trigged nodes of the circuit which limits their ability to find big trojans.
In this thesis, a logic testing based hardware trojan detection framework is presented to cover above mentioned limitations. The framework consists of two main stages which in the first, all nets of a circuit under test are investigated using innovative Hardware Trojan Susceptibility (HTS) model which is inspired from SCOAP testability parameters. Then, nets which are most suspected to be the main trigger of an HT are extracted using a specific interval partitioning algorithm. In the second stage, the extracted nets are passed to an HT excitation algorithm. The algorithm analyzes fan-in and fan-out cones of the nets to find subsets of them which are most probably, connected to an HT trigger circuitry. The excitation algorithm then tries to simultaneously excite all nets of a selected subset to their suspicions value and propagate the effects of excitation to the primary outputs of the circuit. The proposed framework is evaluated using two famous HT infected benchmarks, TRIT and Trust-Hub. The results show that an average of ۹۰% of HTs inserted in these circuits of activated and the average HT activation time is about ۱۰۰ times lower than famous method of this context. .:

  دانشکده مهندسی کامپیوتر مدیریت تحصیلات تکمیلی