ارائه ­دهنده:
ارغوان اسعد
  استاد راهنما:
دکتر محمود فتحی
استاد مشاور:
دکتر محمدرضا جاهدمطلق
  هیات داوران:

دکتر مرتضی صاحب الزمانی ؛ دکتر شاهین حسابی؛ دکتر ناصر مزینی؛ دکتر مهدی فاضلی
زمان : شنبه  ۰۵ مهرماه ۱۳۹۹

  ساعت ۱۸:۰۰

  نحوه ی برگزاری: به صورت الکترونیک

چکیده پایان نامه :

کاهش ابعاد ترانزیستورها و رهسپارشدن به سمت حوزه طراحی­ های زیرمیکرون VLSI، منجر به افزایش قابل­توجه توان مصرفی نشتی در این طراحی­ ها شده و این پارامتر را به یکی از عمده ­ترین چالش­های این حوزه طراحی تبدیل نموده است. افزایش بی­رویه چگالی توان مصرفی، منجر به افزایش غیرقابل کنترل دمای عملیاتی تراشه می­شود. در این روند افزایش دمای تراشه اثرات قابل ­توجهی را بر پارامترهای کارآیی و عملکرد تراشه، میزان قابلیت اطمینان تراشه، و توان مصرفی تراشه می­گذارد. از طرف دیگر با رشد برنامه­های کاربردی نسل آینده با نرخ داده­ های نمایی و افزایش نیازمندی آن­ها به پردازنده­ های سریع و با کارآیی بالا، ساختار پردازنده ­ها از معماری­ های تک­هسته­ای به معماری­های هزاران هسته ­ای مجتمع شده بر روی یک تراشه در حال تکامل است، که این موضوع خود باعث افزایش چگالی ترانزیستورها بر روی تراشه و افزایش چگالی توان مصرفی بیشتر و دمای عملیاتی خواهد شد. در قسمت اول این رساله سعی بر آن شد به ارایه یک روش زمان طراحی که به ترکیب حافظه­ های سنتی و حافظه­ های غیرفرار به منظور کاهش انرژی مصرفی در پردازنده­ های چندهسته ­ای می­‏ پردازد پرداخته شود. در بخش بعدی به ارائه یک روش زمان اجرا با سربار سخت افزاری بهینه به منظور معماری سیستم­های پردازنده چندهسته­ ای ناهمگون آگاه از توان مصرفی پرداخته شد. در بخش پایانی این رساله، سعی شد که به منظور کاهش توان مصرفی در پردازنده ‏های چند هسته‏ای از رمزگذاری در اجزا غیر هسته، یعنی حافظه های نهان سطح آخر و شبکه­ های بر تراشه، استفاده شود تا بتوان از کاهش عملیات نوشتن در حافظه نهان غیر فرار که منجر به کاهش تداخل خازنی و کاهش ترافیک شبکه می­شود بهره‌مند شد.
 

Abstract:
Reduction in transistors size and approaching to VLSI nano-designs lead to significant increasing in power density and leakage power. Exponential increasing in power density leads to significant increasing in chip temperature. In this context, exponential increasing in temperature has negative impacts on chip reliability, power, and performance. In addition, with progressing of next-generation applications and increasing of their need to high-performance processors, architecture of processors has developed from single core to manycore. Researches have shown that more than thousand of cores will be integrated on a chip in future. This manycore integration on a chip trend leads to increasing in on-chip integrated transistors density and on-chip power density that increases operational temperature. In the first part of this thesis, to reduce the energy consumption in manycore chip-multiprocessors (CMPs), a hybrid integration of current and emerging memory technologies has been used to architect an optimal cache architecture. In hybrid architectures, emerging and current memory technologies are integrated to use the advantages of both technologies. In the second part of this thesis, a run-time technique with a negligible hardware overhead has been proposed to architect a low-power reconfigurable cache in future heterogeneous CMPs. In the last part of this thesis, a low-power uncore architecture including last-level cache (LLC) and network-on-chip (NoC) with applying an encryption method has been proposed. The target of applying this encryption method in the proposed uncore is reducing of write operations on last-level cache and on-chip traffic...

  دانشکده مهندسی کامپیوتر مدیریت تحصیلات تکمیلی