دانشکده مهندسی کامپیوتر- دفاعیه ارشد
بهاره امانی - 7/9/95

حذف تصاویر و رنگ‌ها | تاریخ ارسال: ۱۳۹۵/۸/۲۹ | 

AWT IMAGE

خانم بهاره امانی دانشجوی کارشناسی ارشد جناب آقای دکتر مرتضی آنالویی روز یکشنبه7/9/95ساعت 16در اتاق سمینار واقع در طبقه سوم دانشکده کامپیوتر از پروژه کارشناسی ارشد خود تحت عنوان مدلسازی تحلیلی کارایی شبکه بر تراشه دفاع خواهند نمود.

  چکیده پایان نامه:

 

تمایل به استفاده­ از تعداد زیاد هسته­های پردازشی درون یک تراشه و همزمان انجام شدن وظایف چند برنامه، توجه طراحان را به ارتباطات بین المان­های تراشه جلب کرد. در میان شیوه­های ارتباطی مختلف، تکنولوژی شبکه بر تراشه به­علت دارابودن مزیت­­های بسیاری که نسبت به دیگر شیوه­های ارتباطی دارد، به­عنوان ساختار ارتباطی سیستم­­های برتراشه انتخاب شد؛ اما به­سبب پیچیدگی­­های آن که عمدتا در اثر تنوع­ مدل­های معماری و مدل­های برنامه­ای مختلف ایجاد می­شود، ارزیابی کارایی آن به چالشی جدید بدل شده است. از بین شیوه­های مختلف ارزیابی پارامترهای کارایی شبکه برتراشه، مدل­­های تحلیلی، به­دلیل سرعت بالا، دیدی که در اختیار طراح قرار می­دهند و  دقت قابل قبولی که ارائه می­دهند، بیش­تر موردتوجه قرارگرفته­اند.

در این پایان­نامه تلاش شد به مدل تحلیلی جامع، دقیق و سریعی برای ارزیابی کارایی شبکه­های برتراشه دست یابیم. در این پایان­نامه به­کمک روش تئوری شبکه صف، برای شبکه برتراشه با راهگزینی خزشی، داوری نوبت چرخشی و نسبت سایز میانگیر به طول بسته مختلف، مدل تاخیر ارائه شده است.

نتایج تجربی که برروی ترافیک­های مصنوعی انجام شده است، نشان داده­اند که مدل تحلیلی ما از دقت خوبی برخوردار بوده و نسبت به جدیدترین مدل ارائه­ شده خطای افقی را به­طور میانگین 20% بهبود داده است.

واژه‌های کلیدی: شبکه بر تراشه، مدل­سازی کارایی، تئوری صف

  Abstract:

 

Trend toward using many IP’s in a single chip and simultaneous execution of tasks has been attracted designer’s attention to communications among IPs. Since networks on chip have lots of merits compared to other communication ways, this technology has been chosen as an appropriate communication infrastructure, But due to its complex nature created because of its architecture and application model diversities, its performance evaluation  has been converted to a new challenge . Among various evaluation ways of network on chip performance parameters, analytical models have been popular duo to high execution speed, adequate insight on design parameters and acceptable accuracy.

In this thesis, we attempt to obtain an accurate, fast and comprehensive analytical model for performance evaluation of networks on chip. In this thesis, using queueing theory, we propose a delay model in a wormhole-switched  network on chip with round-robin arbitration and different ratio of packet length and buffer size.

Experimental results on synthetic traffics show that  our proposed model has good degree of accuracy and can improve horizontal error on average 20%.

Keywords: network on chip – analytical model  – queueing theory

بهاره امانی

  اساتید راهنما:

  دکترمرتضی آنالویی

  استاد ممتحن داخلی : دکتر احمد پاطوقی

  استاد ممتحن خارجی :دکتر حمید سریازی آزاد

  زمان : یکشنبه 7 آذرماه

  ساعت 16

  مکان: دانشکده مهندسی کامپیوتر- طبقه سوم- اتاق سمینار

  از اساتید بزرگوار، دانشجویان گرامی و دیگر متخصصان و علاقه مندان به موضوع دفاعیه دعوت
می شود با حضور خود موجبات غنای علمی و ارتقای کیفی را فراهم سازند.

  دانشکده مهندسی کامپیوتر مدیریت تحصیلات تکمیلی

نشانی مطلب در وبگاه دانشکده مهندسی کامپیوتر:
http://www.iust.ac.ir/find.php?item=14.11064.47365.fa
برگشت به اصل مطلب